| Generation | Prototyp | Vor-Serie | Verkaufsfertig |
|---|---|---|---|
| Codename : | "POC" proof of concept |
"TOY" test and have fun |
F1, F2, F3 Finals |
| Ziel : | Einen lauffähigen Kern zu entwickeln, den man der Öffentlichkeit
vorstellen kann. Testbares Muster zur Überprüfung der Konzepte und internen Architektur. |
Versorgung der ersten Anwender, die sich mit dem Prozessor befassen und
"echte" Software schreiben wollen. Feststellung möglicher Defizite in Befehlssatz und Performance. |
Festlegung einer Plattform, ohne zu große Einschränkungen für spätere Erweiterungen in kauf zu nehmen. |
| Technologie : | CMP / Europractice / Chip Express / ATMEL / HITACHI abhängig von den gebotenen Möglichkeiten und den Geldmitteln z.B. 0.35u, 5V. |
Chip Express / ATMEL / HITACHI abhängig von den gebotenen Möglichkeiten und den Geldmitteln z.B. 0.35u oder 0.25u, bei 5V/3.3V |
Noch nicht festgelegt, wird von aktuellen Möglichkeiten gewählt werden |
| Geschwindigkeit : | Der Prozessor wird optimiert und mit extrem hohen und niedrigen Taktraten
getestet werden. Es werden einige hundert MHz angestrebt. |
Durch vorangegangene Tests optimiert und Taktstabiler - > schneller als der POC | Gut gekühlt werden vielleicht 1 GHz und mehr möglich sein. |
| Anzahl der Exemplare : | Sehr wenige, weil extrem teuer | Hunderte bis tausende | So viele wie die Welt es will ;-) |
| Preis : | Mehrere tausend € | Im Vergleich mit anderen immer noch teuer : einige hundert € | Wettbewerbsfähig, zwischen 50€ und 100€ ohne Zubehör |
| Wortlänge : | 64 bit | 64 bit | Beliebige 2er Potenz (ab 32 bit) |
| Realisierung : | PGA 144 | PGA 299 oder Sockel 7 ähnlich | PGA or BGA, mit mehr als 500 Pins. |
| Adressierungsbereich : | 64 bit logisch 20 + 5 bit physikal. |
64 bit logisch 32 + 5 bit physikal. |
64 und mehr logisch 64 + 5 bit physikal. |
| Adressbus : | 64 bits (private asynchronous SRAM) + 8 bits (debug port) |
128b + 16ECC for private SDRAM, 32 of multiplexed + bursted + asynchronous "I/O" bus (memory-mapped) |
256 bits + 32 ECC of external memory bus (DDR-SDRAM ?) + 64 bits of memory-mapped "IO" (multiplexed, bursted, asynchronous) |
| JTAG / onsite debug : | Normales Byte-breites Interface | JTAG (oder vergleichbar) + I/O Bus (als quick examination / debug port) |
JTAG + I/O port |
| Instructions per cycle : | 1 | 1 | So viele wie möglich ! |
| Kern : | FC0 | FC0 | FC0 und andere |
| Verwendungszeitraum : | Kurz (wenige Monate) | Kurz (bis wenige Jahre) | So lange bis es was besseres gibt |
| Kompatibilität / Erweiterungen : | Keine | Keine | Ja |
| Motherboard : | Eigenbau mit simplen Bussen | 5 Layer Boards und Eigenbau | Industriefertigung : I/O+intercom+EEPROM |
| Zielgruppe : | F CPU Team und Interesierte | Programmierer / Entwickler | Jeder der es haben möchte |